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优化像素电路设计 探索新型低功耗高分辨SPAD TOF图像传感器

自20世纪60年代早期对PN结的雪崩倍增效应进行研究以来,单光子雪崩二极管(SPAD)已经成为目前3D飞行时间(TOF)互补金属氧化物半导体(CMOS)图像传感器中一种非常热门和广泛使用的检测器元件。SPAD凭借其拥有极佳的光子检测能力以及高时间分辨率的特性,非常适合用于需要高速和时间分辨的成像系统。在今天,基于SPAD技术的TOF图像传感器已经在许多消费类和工业应用中被广泛使用,范围涵盖生物特征识别、汽车光探测与测距(LIDAR)、地形测绘以及医学成像等领域。

但是,SPAD检测器的高时间分辨率以及传感器对高帧率的需求,导致了非常大的数据输出率和功耗。这在传感器需要嵌入手持电池供电设备的情况下尤为严重,因为手持设备非常看重功耗指标。高数据率和功耗也限制了SPAD传感器可以实现的最大分辨率。因此,研究人员提出了利用新技术降低SPAD传感器的功耗并提高分辨率的设想。

具体而言,研究团队提出一个假说,那就是与数字像素相比,模拟像素可以在保持高计数精度和多bin光子检测功能的同时,实现更小的像素尺寸和更低的功耗。为此,研究者着手优化了两个关键的像素构建单元:一个是基于模拟电荷传输放大器(CTA)的光子计数电路,另一个是基于动态比较器的两bin时间闸电路。

在这两个构建单元的基础上,设计了三种低功耗像素: 一种标准源跟随器输出的2bin和4bin像素,以及一种通过修改读出机制以消除非线性和像素间变异的2bin自校准像素。这些像素的尺寸在4.8微米到7.2微米之间,其中包含迄今为止体积最小的基于SPAD的模拟域像素。此外,研究还利用时间闸动态比较器实现了低摆幅时钟分配网络,进一步降低像素架构的功耗。

ST微电子40纳米前照射CMOS工艺中,制作了两个测试芯片。第一个芯片E4包含三种不同像素设计的3×3像素测试构架。测试结果显示,这些像素可以实现7-9位的多bin操作,功耗仅为8.6-13.9 nW/MHz的SPAD速率。第二个测试芯片QA8作为96 x 64分辨率的卷帘快门图像传感器,用于远程TOF测量。该传感器基于CTA实现了128bin的模拟直方图,并采用自校准ADC。文中讨论了该架构初步测试结果。

总的来说,研究团队通过像素电路优化和新架构设计,为降低功耗和提高分辨率的SPAD TOF图像传感器探索出了新的途径。这将促进TOF技术在更广泛领域的应用,为手持设备带来更佳的3D成像和感测性能。

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