光焱科技 胜焱电子科技 Enlitech
Previous slide
Next slide
Tell us more, we’ll
Enlighten Your Ideas!
EPFL与TSMC联手打造45nm CMOS单光子放大器,必掌握的表征参数

EPFL与TSMC联手打造45nm CMOS单光子放大器,必掌握的表征参数!

单光子雪崩二极管(SPAD)代表了光信号检测领域的显著进步,能够将单个光子放大为大量电流脉冲。 这些设备采用标准CMOS技术制造,对各种应用都极具吸引力,包括用于自动驾驶、机器人、手势识别的LiDAR,以及PET、SPECT、FLIM、超分辨率显微镜、NIROT等生物医学影像和诊断技术,以及拉曼光谱[1]-[4]。然而,SPAD在填充因子(即有效区域与总像素区域的比率)方面面临重大挑战。填充因子本质上受到每次检测事件后重置SPAD所需的淬灭和再充电电路的限制。此外,在每个像素中加入额外的功能,例如计数、时间戳、处理、压缩或内存,可以进一步降低填充因子。

提高填充因子的一种策略是采用更小的CMOS技术节点,从而实现更高的像素密度并降低功耗。图1说明了这个概念,展示了填充因子从0.8 μm CMOS制程的1%提高到65nm CMOS制程中令人印象深刻的35%。然而,缩小CMOS技术的尺寸会为SPAD带来一些性能折衷,包括更高的暗计数率(DCR)和更低的光子检测概率(PDP)。这些不良效应是由于摻杂浓度增加所造成的,这会减少耗尽区宽度并提高SPAD接面中的隧道电流。

Examples of SPAD's fill factor increases according to the technology node shrinking. The yellow circles represent the SPADs’ active areas.

近期,三维(3D)堆叠技术因其潜在提升各项性能指标(包括填充因子、功能、时序、功率效率和均匀性)的能力而备受关注。这种创新方法涉及将单光子雪崩二极管(SPAD)置于顶层芯片中,而数据处理电路则置于底层芯片中,通常采用更先进的CMOS技术。这种架构安排通过优越的SPAD技术和掺杂优化,为优化工艺和提高暗计数率(DCR)和光子检测概率(PDP)提供了灵活性。此外,底层先进技术的运用实现了像素级数字存储和直方图处理等功能。另外,3D堆叠技术允许更小的间距,使得数百万像素SPAD成为现实。

尽管之前曾尝试建立3D堆叠SPAD,但它们遇到了一些限制。第一个成功的尝试是利用标准130nm CMOS技术、背照式SPAD和晶圆间键合,但其性能受到主要来自厚硅基板的限制,对PDP产生了不利影响。最近,采用65纳米CMOS影像传感器(CIS)技术制造的背照式3D堆叠SPAD通过增强背面减薄和结深度,展现出改进的PDP和更宽的灵敏度。尽管如此,这些解决方案仍然面临着可见光范围内PDP降低、450nm以下有限灵敏度以及通常超过250 cps/μm²的中位数DCR(即使在适度过量偏压的情况下)的问题。

本文介绍了世界上第一个采用 45 nm CIS 技术制造的背照式单光子雪崩二极管(SPAD),并与 65 nm 标准 CMOS 技术进行 3D 堆叠。 介绍了该技术的全面特征及其优点。

研究团队的 SPAD 设计具有多项重要优势。 它通过使用无金属基板来优化填充因子,并通过使用超薄基板来最大限度地减少背面照明期间的载流子复合,从而提高较短波长下的光子检测机率(PDP)。 值得注意的是,我们在 2.5 V 超偏压下实现了 55.4 cps/μm2 的暗计数率(DCR)和 107 ps 的抖动(半高全宽),创下了背照式 3D 堆叠 CMOS 技术的新记录。

这种出色的性能源自于精细的 3D 堆叠优化、精确的损伤控制、改进的掺杂分布和专门的光学堆叠[9]–[11],所有这些都由彻底的 TCAD 模拟指导。

为了展示 SPAD 的功能,研究团队在底层设计了一个完整的成像系统,并有可能在未来的高阶节点中进一步增强功能,从而实现更密集的像素内操作。

研究团队的方法是通过一系列相同的像素进行了验证,每个像素都包含 SPAD、熄灭和充电电路以及用于单光子时间戳的时间分辨组件。 SPAD 性能在整个阵列中保持一致,击穿电压和 PDP 的变化最小。

由于其死区时间短、后脉冲和串扰少,基于此技术的影像感测器适用于各种曝光,从充满光子的场景和缺乏光子的场景。

在第二节中,研究团队深入研究背照式 3D 堆叠 SPAD 技术。 这种创新方法涉及面对面堆叠两个晶圆,从而使顶部晶圆的基板减薄至几µm。 SPAD 建构在 P+/深度 N 阱(DNW)结上,有意省略 N 阱以创建更宽的耗尽区,从而降低隧道噪音并提高抖动性能、检测效率和光谱范围。 引入 P 阱(PW)保护环(GR)是为了防止边缘过早击穿,从而在主动区域中实现更高的电场(如图 3 所示)。 SPAD 的设计直径为 12.5 μm,GR 为 2 μm,GR 与阴极之间的距离为 1 μm。 这些参数是在最初的 45 纳米尝试中保守选择的,目的是实现功能而不是最大化填充因子。

未来的迭代可以微调这些参数以实现超过 70% 的填充因子。 Metal-1 和其他金属经过战略性设计,可覆盖整个 SPAD 活性区域,将较低能量的光子重新引导回活性区域,以增强较长波长下的光子检测机率(PDP)。

Cross section of the proposed back-illuminated 3D-integrated SPAD.

为了充分利用背照式 3D 堆叠方法的优势,专门的技术开发和优化至关重要。 对于基于 300 mm 体硅晶圆的技术来说,将顶级晶圆减薄至 3 μm 以下尤其具有挑战性。 此制程涉及化学和机械腐蚀,最终厚度公差小于 3%[9]。 此外,优化还可以将腐蚀引起的缺陷减少十倍以上,而腐蚀可能会阻碍 SPAD 的运作。

Schematic diagram of the back-illuminated 3D-stacked SPAD sensor.

直接3D连接技术可以实现更小的间距和更好的3D连接品质[10]。 通过进一步的制程增强,这些 3D 连接的影响已被显著地最小化 [11]。

在第三节中,研究团队讨论背照式 3D 堆叠 SPAD 技术的模拟和表征结果。

A. TCAD 优化:

  • TCAD 模拟是在制造前分析 SPAD 特性的宝贵工具,可深入了解掺杂分布、暗电流、雪崩击穿电压和电场分布。
  • 图 5 展示了基于不同界面(P+/N 阱和 P+/DNW)的 SPAD 的 TCAD 模拟以及相应的掺杂分布、电场和电流-电压特性。
  • 在深亚微米 CMOS 技术中,SPAD 由于掺杂浓度较高而遇到隧道噪声,这在超深亚微米 CMOS 技术(<90 nm)中变得更加关键。
  • 为了解决这个问题,所提出的 SPAD 有意去除了结处的 N 阱层,以实现约 1 μm 的更大耗尽区。 采用逆向掺杂的基于 DNW 的结可提供更厚的倍增区域、更宽的 PDP 和更低的 DCR。
  • 实现大耗尽区对于先进 CMOS 技术节点(<90 nm)至关重要。
  • TCAD 分析也将 CIS 技术中常用的 P+/N 阱结与建议的 P+/DNW 结进行了比较。 后者提供更高的击穿电压、更大的耗尽宽度和更低的暗电流。
  • PW GR 在结缘实现,以扩大光子敏感区域。

TCAD simulation results for back-illuminated SPADs based on (a) P+/NW junction and (b) P+/DNW junction: device structures, relative doping profiles and electric-field profiles at around each breakdown voltage, and current-voltage characteristics.

B. 测量结果:

  • 图6(a) 显示了基于 PW GR 的 P+/DNW 接面制造的 SPAD 的显微照片,而图6(b) 显示了在高于其雪崩击穿电压的情况下工作的 SPAD。 雪崩倍增过程中的发光揭示了有效主动面积和填充因子,高达60.5%。

  • SPAD 表现出 pA 范围内非常低的暗电流和大约 28.5 V 的击穿电压,与 TCAD 模拟密切相关(图 7)。
  • 图 7 的插图显示了 128 个 SPAD 的击穿电压分布,显示标准差为 0.11 V。

Current-voltage characteristics under dark conditions at room temperature. The inset shows the breakdown voltage distribution of the SPAD at room temperature.
  • 图 8 说明了 SPAD 在各种过量偏压下的时间相关输出,显示了由于 RC 充电而产生的指数行为。
  • 尽管独立 SPAD 设置产生高 C(电容)值,但完全整合的实现预计电容值要低得多。
  • 图 8 也描绘了 DCR 作为过量偏压的函数,在 2.5 V 过量偏压的标称条件下达到 55.4 cps/μm2。 这项成就归功于缺陷最小化技术和基于 DNW 的结更大的耗尽区。DCR 表现出对过量偏压的次指数依赖性,显示在较高偏压下隧道效应减少。

DCR as a function of the excess bias voltage at room temperature. The inset shows the output pulses of the SPAD as a function of time at different excess bias voltages at room temperature.
  • 为了进行比较而制造的 P+/N 阱结 SPAD 的 DCR 比提议的 SPAD 高约 40 倍(图 7),验证了 TCAD 模拟的预期。
  • 图 9 显示了 128 个 SPAD 的累积 DCR 分布,揭示了一小部分有杂讯的 SPAD(约 4%)。

  • 击穿电压和 DCR 的温度相关测量,范围为 -60°C 至 60°C,如图 10 及图 11(a) 所示。由于高温下雪崩需要更高的能量,因此击穿电压随着温度的升高而增加。
  • DCR 表现出高度的温度依赖性,表明陷阱辅助热生成是主要贡献者,而冷却可以显著提高 DCR 性能。
  • 图11(b)显示了DCR的图,揭示了与磷离子注入引入的单能级陷阱相对应的活化能。 这表明Shockley-Read-Hall (SRH) 热生成,或陷阱辅助热生成,是影响DCR 的主要因素。 在离子注入过程中去除陷阱可以进一步增强DCR。

Avalanche breakdown voltage as a function of temperature. The values are normalized to the room-temperature value.
(a) DCR versus temperature and (b) Arrhenius plot of the DCR at the excess bias voltages of 1.5 V and 2.5 V.
  • 使用固态雷射光源的时间相关单光子计数 (TCSPC) 来表征定时抖动。在 2.5 V 的过量偏压下实现了 107.7 ps FWHM 的抖动,其中包括雷射抖动的影响(图 13)。
(a) Timing jitter measurement results at the excess bias voltages of 1.5 V and 2.5 V when using a 637 nm laser. (b) FWHM and (c) FW10M and FW1M as a function of the excess bias voltage.
  • 由于大耗尽区,SPAD 的扩散尾部较小,可产生出色的 FW10M 和 FW1M,使其可用于量子数生成和量子通讯等应用。
  • 在 1.5 V 和 2.5 V 的超偏压下,测量后脉冲机率分别为 1.5% 和 2.2%,死区时间为 100 ns(图 14)。由于寄生电容,这些值可能被高估,并且在死区时间相当的 SPAD 感测器阵列中,假设后脉冲可以忽略不计。
Afterpulsing probability: inter-arrival time histogram measured at the excess bias voltages of 1.5 V and 2.5 V at room temperature along with a fitted exponential curve.

在第四节中,研究团队对他们提出的 SPAD 与其他采用 3D 堆叠 CMOS 技术制造的背照式 SPAD 进行了最先进的比较和讨论。

图 15-18 提供了基于归一化 DCR、PDP 和抖动参数的比较。 值得注意的是,在先进的 CMOS 技术中,SPAD 通常会因高掺杂浓度产生窄耗尽宽度而面临显著的隧道噪声。

  • 如图 15 所示,其他 SPAD 的 DCR 高度依赖过量偏压,其指数依赖性表明隧道效应是其 DCR 的主要因素。
  • 相反,研究团队提出的 SPAD 由于其相当大的耗尽区而有效地减轻了隧道辅助的 DCR。 这导致曲线适度向上倾斜,并且在操作条件下具有最低的 DCR。

这项比较强调了研究团队的 SPAD 技术在实现较低 DCR 方面的优势,并强调了其对先进 CMOS 技术中要求严苛的应用的适用性。

DCR comparison of the state-of-the-art back-illuminated SPADs in 3D-stacked CMOS technologies.
PDP comparison of the state-of-the-art back-illuminated SPADs in 3D-stacked CMOS technologies.
Jitter comparison of the state-of-the-art back-illuminated SPADs in 3D-stacked CMOS technologies.
Performance Summary and Comparison With Back-Illuminated SPADs in 3D-Stacked CMOS Technology

总之,研究团队成功推出并全面表征了世界上首个背照式 3D 堆叠 SPAD,并将其整合到 45 nm CIS 技术中。 这种开创性的探测器与现有技术相比具有显著的优势。 通过利用 P+/DNW 接面获得更宽的耗尽区并优化保护环结构和 metal-1 光反射器,我们取得了重大改进,包括降低 DCR、增强 PDP 并具有更宽的光谱覆盖范围、改善抖动性能以及增加填充因子。

通过广泛的 TCAD 模拟,研究团队精心预先优化了 SPAD 设计,从而获得了卓越的性能指标:DCR 为55.4 cps/μm2,600 nm 波长处的峰值 PDP 为31.8%,在蓝色和近红外光谱和定时方面均具有极高的灵敏度在室温下,具有 2.5 V 超额偏压时,抖动为 107.7 ps FWHM 和 290 ps FW1M。

据研究团队表示,这种提出的 SPAD 在性能方面超越了先前报告的所有背照式 3D 堆叠 CMOS SPAD。 在不久的将来,我们预计会在需要低杂讯、高效率和精确定时分辨率的众多应用中部署该 SPAD 的大型阵列。

文中使用表征参数暗计数DCR、击穿电压BDV、光子检测概率、抖动、后脉冲测量等参数来验证研究结果。这些重要参数,Enlitech提供的SPD2200都可以帮助测量!

Enlitech所提供的SPD2200整合了先进的光学和电气系统,简化了传感器的测试和分析流程。其使用友好的界面简化了设置流程,减少了测试结果的不确定性,加快了产品开发周期,提升了竞争力。其小巧的设计便于快速集成到原始制造线中,在SPAD开发过程中降低了研发成本,提高了产量,成为制造商竞争中不可或缺的工具,尤其是在LiDAR专注的SPAD芯片开发中。

Enlitech的SPD2200是商业级SPD特性分析系统,专注于分析和测试对LiDAR技术重要的SPAD。最近成功销售给全球前三大SPAD晶圆厂之一。它提供了光谱和时域特性分析模块,灵活满足了dToF模块开发中多样的表征需求,可灵活选择单个模块或综合使用以进行全面性的特性分析。可测量的参数包括各种关键表征指标:全光谱光谱响应(SR,spectral Responsivity),全光谱量子效率(EQE,External Quantum Efficiency),全光谱光子检测率(PDP,Photon Detection Probability),暗计数率DCR(Dark Count Rate)和击穿电压BDV(Break-Down Voltage)。此外,系统还对SPAD的特征参数进行了深入分析,包括Jitter、Afterpulsing probability、Diffusion tail和信噪比(SNR),以确保SPAD性能的全面评估。

Loading

发表回复